快取（Cache）

快取層次結構

現代 CPU 採用多層快取結構，越接近 CPU 速度越快、容量越小。L1 分為 I-Cache（指令）和 D-Cache（資料），各約 32KB，延遲 1-2 周期。L2 約 256KB-1MB，延遲 10-20 周期。L3 為多核共享，4-32MB，延遲 30-50 周期。

快取映射方式

直接映射 — 每個記憶體區塊只能放在固定快取槽，簡單但衝突多
完全關聯 — 任何區塊可放任何槽，彈性大但搜尋慢
N 路組關聯 — 每組 N 個槽，折衷方案（如 8-way 組關聯）

// 直接映射範例
// 快取槽 = 記憶體位址 % 快取槽數
// 位址 0, 8, 16, 24 → 槽 0
// 位址 1, 9, 17, 25 → 槽 1

替換策略

LRU（最近最少使用）— 替換最久未存取的區塊
FIFO（先進先出）— 替換最早載入的區塊
隨機 — 簡單但命中率不穩定

寫入策略

Write-Through — 同時寫入快取和主記憶體，保證一致性但頻寬消耗大
Write-Back — 僅寫入快取，髒區塊在替換時才寫回主記憶體

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