Verilog

Verilog 基礎

Verilog 是一種硬體描述語言（HDL），廣泛用於數位電路的設計、模擬和驗證。1984 年由 Gateway Design Automation 開發，標準化為 IEEE 1364。Verilog 允許從行為級到閘級的多層次抽象描述硬體，是現代晶片設計的基礎工具。

模組結構

module adder (
    input  [7:0] a, b,
    input        clk,
    output reg [7:0] sum
);
    always @(posedge clk)
        sum <= a + b;
endmodule

模組是 Verilog 的基本設計單元，包含輸入/輸出埠宣告和內部邏輯描述。

資料類型

wire — 連續指派訊號（組合邏輯）
reg — 程序區塊中的變數（暫存器）
integer — 整數
parameter — 常數參數

組合 vs 時序邏輯

// 組合邏輯：使用 assign
assign y = (sel) ? b : a;

// 時序邏輯：使用 always @(posedge clk)
always @(posedge clk)
    if (rst) q <= 0;
    else     q <= d;

本課程範例

Verilog 範例程式碼

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